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2014年 第50卷 第4期 刊出日期：2014-07-20

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基于0.13 μm CMOS工艺的6.25 Gb/s高速串行数据接收器的设计

李路,王子男,盖伟新

2014, 50(4):  617-622. 

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基于1.2 V 0.13 μm CMOS工艺, 设计一种数据率为6.25 Gb/s的高速串行数据接收器。该接收器采用半速结构降低系统工作频率, 其中: 均衡电路利用一种低功耗小面积的差分有源电感, 使RC负反馈均衡电路的高频增益增加50%; 采样电路为半速时钟驱动2-way交织结构, 同时实现1:2串并转换功能; DEMUX采用树型(tree-type)结构, 并使用一种新的1:2 DEMUX单元, 较传统单元电路节省40%的晶体管数量。HSPICE仿真结果显示, 该接收器在?55~125℃温度范围、各主要工艺角及电源电压波动10%的条件下, 均能正确工作, 核心电路平均功耗为3.6 mW。

SOI高压器件热载流子退化研究

韩临,何燕冬,张钢刚

2014, 50(4):  632-636. 

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提出一种可以表征STI型LDMOS器件各个区域界面陷阱密度分布的测试方法??MR-DCIV, 利用该方法得到包括LDMOS器件的沟道区、积累区和漂移区在内的LDMOS器件界面陷阱密度在多种热载流子应力条件下的产生退化规律。针对界面陷阱的位置对LDMOS器件电学特性的影响进行分析, 结果显示, 在最大衬底电流应力模式下, 产生的导通电阻退化最为严重, 从而揭示不同于传统MOSFET器件导致LDMOS器件热载流子退化的机理。

基于MEMS集成加热器的温控系统研究

江少波,苏卫国,万松,邓康发,张威

2014, 50(4):  623-626. 

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采用MEMS集成加热器设计一个温控系统。所用的加热器效率达到7.35 mm²K/mW, 且功耗低。加热器面积为6 mm×6 mm, 具有较高的系统集成度。该温控系统采用Fuzzy-PID温度控制算法, 温度稳态误差小于0.1°C, 并且约10秒即达到稳态, 响应速度快。使用该系统对MEMS压力计进行环境温控, 可明显抑制器件的温度漂移。

用于北斗二代/GPS接收机的低功耗自动增益控制策略

侯中原,刘军华,廖怀林,张兴

2014, 50(4):  627-631. 

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提出一种用于北斗二代/GPS兼容系统的自动增益控制策略, 并采用数模混合的结构实现55 dB增益控制范围及简单的反馈控制环路。此策略通过复用模数转换器的采样结果，自动调整电压控制增益放大器和数控增益放大器的增益。与传统自动增益放大器相比较, 无需功率检测器或者检波器, 大大降低了功耗水平。此增益控制策略在台积电 0.18 μm工艺下进行验证。测试结果显示其建立时间小于1 ms, 仅消耗2 mA功耗, 符合在北斗二代和GPS系统对自动增益控制电路的指标要求。

针对FPGA实现的AES密码芯片的相关性电磁分析攻击

张潇,崔小欣,魏为,黄颖,廖凯,廖楠,于敦山

2014, 50(4):  647-651. 

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通过研究相关性电磁分析(CEMA)攻击方法, 构建电磁泄漏信息采集和数据处理平台, 对基于现场可编程门阵列(FPGA)实现的AES-128密码算法进行近场相关性电磁分析攻击。攻击结果表明, 该平台能够获取密码芯片工作时的电磁泄漏信息，并通过分析获取AES第10轮加密的全部16个字节密钥。经过优化数据处理, 相关性电磁分析攻击的效率得到很大提高, 攻击所需的数据组数大大下降。

基于FPGA平台的电路级抗差分功耗分析研究

黄颖,崔小欣,魏为,张潇,廖凯,廖楠,于敦山

2014, 50(4):  652-656. 

摘要 ( )   PDF (499KB) ( )  

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研究DPA攻击方法以及相应的电路级防护技术, 提出在FPGA (现场可编程门阵列)上实现WDDL的设计方法以及适用于FPGA的对称布线技术, 随后在FPGA 平台上实现一个4 位加法器并进行功耗分析。实验结果表明, WDDL电路的功耗波动比普通电路有较明显的下降。WDDL结构以一定的芯片面积为代价, 可有效降低FPGA功耗与数据的相关性, 具有较好的抗DPA (差分功耗分析)攻击性能。

适用于低电源电压的快速预充Flash灵敏放大器

黄鹏,王源,杜刚,张钢刚,康晋锋

2014, 50(4):  600-604. 

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提出一种新型快速预充Flash灵敏放大器, 能够实现在低电源电压下的快速工作。采用反相器反馈控制的预充电路模块, 使得预充速度得以提升。还提出新型快速预充Flash灵敏放大器的改进型, 进一步使用反相器构成参考电压发生电路, 取消电流源模块, 从而降低功耗。新型电路在速度和功耗上有较大改善, 65 nm CMOS工艺条件下仿真结果表明, 相比传统结构，新结构预充速度提高15%, 功耗降低14%。

一种在全数字锁相环中进行振荡器增益估计的新算法

吴渤翰,盖伟新

2014, 50(4):  611-616. 

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提出一种在全数字锁相环中对数控振荡器进行增益估计的新算法。此算法充分利用全数字锁相环内部的数字信息, 通过计算相位误差、频率误差和振荡器的频率控制字的变化，对数控振荡器的增益进行实时估计, 使全数字锁相环对外界环境变化的免疫程度更高。此算法适用于所有采用基于累加器结构的全数字锁相环, 而且可以在应用最广泛的二阶Ⅱ型锁相环中准确地工作。

纳米尺度超低漏电ESD电源钳位电路研究

王源,张雪琳,曹健,陆光易,贾嵩,张钢刚

2014, 50(4):  595-599. 

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提出一种新型超低漏电ESD电源钳位电路。该电路采用具有反馈回路的ESD瞬态检测电路, 能够减小MOS电容栅极?衬底之间电压差, 降低电路的泄漏电流, 抑制ESD泄放器件的亚阈值电流。65 nm CMOS工艺仿真结果表明, 在电路正常上电时, 泄漏电流只有24.13 nA, 比传统ESD电源钳位电路的5.42 μA降低两个数量级。

基于FPGA与DLP的体三维显示系统设计方法与研究

曹健,焦海,王源,张兴

2014, 50(4):  605-610. 

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提出一种基于FPGA和DLP的旋转体三维图像生成系统的设计方法。该方法使用FPGA搭建成像处理单元, 对图像抖动与图层叠加算法处理后的合成图像视频流进行传输控制。视频流经SD卡存储控制单元、DDR2高速内存控制单元、像素帧处理和HDMI高清图像发送模块, 由DLP投影仪内的图像处理单元进行解码, 并将解码后的数字信号转化为光信号, 投射到高速旋转接收屏。该方法可使观测者在不佩戴3D眼镜的情况下, 从高速旋转屏中观看到物体多角度的三维空间立体图像。

高k栅介质SOI nMOSFET正偏压温度不稳定性的实验研究

李哲,吕垠轩,何燕冬,张钢刚

2014, 50(4):  637-641. 

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对高k栅介质SOI nMOSFET器件的PBTI退化和恢复进行实验研究, 并且与pMOSFET器件的NBTI效应进行比较, 分析PBTI效应对阈值电压漂移、线性及饱和漏电流、亚阈摆幅和应力诱导漏电流的影响。结果显示, PBTI的退化和恢复与NBTI效应具有相似的趋势, 但是PBTI具有较高的退化速率和较低的恢复比例, 这会对器件的寿命预测带来影响。 最后给出在PBTI应力条件下, 界面陷阱和体陷阱的产生规律及其对器件退化的影响。

RSA加密中基于二次Booth编码的Montgomery乘法器

王田,崔小欣,廖凯,廖楠,黄颖,张潇,于敦山

2014, 50(4):  642-646. 

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研究可用于Montgomery算法的基于二次编码的不同阶的Booth大数乘法器的性能和面积。 通过SMIC 0.13μm工艺实现的阶64, 128和256的128 bit和256 bit的Booth大数乘法器, 分别在160 MHz和125 MHz的频率下实现模乘运算。 实验结果表明, 阶64, 128和256的Booth乘法器在速度上性能一致, 但随着阶的增加, 由于预计算和产生部分积的复杂度上升, 乘法器的面积将增加。

一种用于RFID的基于广义二进制Hessian曲线的密码处理器的实现

廖凯,崔小欣,廖楠,王田,张潇,黄颖,于敦山

2014, 50(4):  657-663. 

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针对射频识别(RFID)芯片面积和能量资源极其有限的特点, 设计实现了一种基于广义二进制Hessian曲线(GBHC)的椭圆曲线密码(ECC)处理器。在算法上采用Montgomery Ladder点乘算法和 w坐标法, 以优化加速运算时序, 在结构上精细设计循环移位寄存器组和门控时钟, 以降低面积和能量消耗。实验表明, 在保证安全精度不变的情况下, 所实现的密码处理器具有较快的运算速度、极小的芯片面积和超低的能量消耗, 并能抵抗简单功耗分析(SPA)等侧信道攻击(SCA)。

用于无线传感网的低功耗集成电路技术

胡子一,周?灏,陈岚,张旭,王腾,谢峥

2014, 50(4):  664-674. 

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在传统集成电路(IC)的低功耗设计方法基础上, 提出3种低功耗技术, 并实现无线传感网传感器节点,作为实例验证。 在系统级, 提出联合编译技术的优化策略以及为无线传感网提供特殊低功耗模式的硬件架构。在电路级, 基于集成电路算子设计方法学, 考虑到在算法映射阶段时钟布局, 提出时钟算子。以上技术均通过一个无线传感网传感器节点的低功耗设计实例来验证。测试结果显示, 使用新提出的3种方法, 在深度睡眠模式下, 传感器节点芯片功耗为167μW, 板级功耗可以达到1.035 mW。

抗差分能量攻击的DES加密芯片设计

李睿,崔小欣,魏为,吴迪,廖凯,廖楠,马恺声,于敦山

2014, 50(4):  675-680. 

摘要 ( )   PDF (2211KB) ( )  

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提出将掩码和随机延时两种策略综合的方法以增强加密算法的抗攻击性能, 同时, 提出一种多掩码方案取代传统的单一掩码, 进一步增强抵御以汉明重量为模型的能量攻击。此综合策略应用于DES加密设备, 结果表明, 能够成功抵御10⁵条能量迹攻击, 抗攻击性能提高40%。

适用于低功耗SRAM的高速电流模式灵敏放大器

唐文懿,贾嵩,徐鹤卿,孟庆龙,王源,张钢刚

2014, 50(4):  681-684. 

摘要 ( )   PDF (1602KB) ( )  

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提出一种新型电流模式SRAM灵敏放大器结构。该灵敏放大器采用两级结构, 通过增加一级基于锁存器结构的高速放大电路, 能够快速感应位线的电流变化并放大为全摆幅信号, 不仅能加快求值速度, 而且电流传送器还起到隔离直流通路、减少电路直通功耗的作用。 基于1.0 V/65 nm工艺的HSPICE仿真结果显示, 与WTA灵敏放大器相比, 该灵敏放大器速度提高17%, 功耗减少86%。

单器件时钟负载限制竞争RAM锁存器设计

贾嵩,刘黎,李涛,李夏禹,王源,张钢刚

2014, 50(4):  685-689. 

摘要 ( )   PDF (417KB) ( )  

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提出一种新型RAM锁存器, 通过引入并行充电支路, 可避免开关电流和充电速度之间的矛盾。与传统结构相比, 新结构不仅能提高充电速度, 而且能降低短路功耗。 此外, 新结构中时钟负载只有一个MOS管, 能有效降低时钟功耗。 Hspice仿真结果表明, 新的RAM n-锁存器和p-锁存器速度分别提高12.8%和25.5%, 功耗延迟积分别降低19.8%和26.9%。

基于AXI总线串行RapidIO端点控制器的FPGA实现

陈宏铭,李蕾,姚益武,张巍,程玉华,安辉耀

2014, 50(4):  697-703. 

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针对现代高性能嵌入式系统高速串行RapidIO (SRIO)信号接入的应用需求, 提出一种基于AXI总线的SRIO端点控制器IP核设计方案。以XC5VLX220-FF1760现场可编程门阵列芯片为目标器件, 利用硬件设计实现SRIO接口电路。该方案采用合理的硬件结构, 能够提高信息采集和输出的时效性。此外, AXI总线能够使SRIO端点控制器IP核更方便地集成到SoC芯片中, 可以在片内提供更高的数据传输带宽。利用SRIO协议实现的FPGA内置多DSP IP核, 读写操作速率能稳定地达到每通道3.125 Gb/s, 表明所提出的IP具有高性能。

一种3D IC TSV互连的内建自测试和自修复方法

王秋实,谭晓慧,龚浩然,冯建华

2014, 50(4):  690-696. 

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提出一种检测和修复有缺陷TSV的内建自测试(BIST)和内建自修复(BISR)的方法。采用BIST电路测试TSV, 根据测试结构, 采用BISR电路配置TSV映射逻辑, 有故障的TSV可被BISR电路采用TSV冗余修复。所提出的设计可减小TSV测试价格, 并减少TSV缺陷引起的成品率损失。电路模拟表明, 面积代价和时间代价是可接受的。

石墨烯场效应晶体管的光响应特性研究

魏子钧,王志刚,李晨,郭剑,任黎明,张朝晖,傅云义,黄如

2014, 50(4):  704-708. 

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采用电子束曝光和剥离工艺制备石墨烯场效应晶体管, 并研究其光电响应特性。结果表明, 当激光光斑(波长为633 nm)照射在金属电极边缘的石墨烯沟道时, 可测得明显的光电流。背栅电压能够有效调制光电响应, 可以改变光电流的大小和方向。在背栅调控下, 光电流出现饱和现象, 石墨烯晶体管的光响应度最大达到46.5 μA /W，可用于构建基于石墨烯的新型光探测器。

一种基于环路结构的RFIC内建自测试方法

崔伟,冯建华,叶红飞,闫鹏

2014, 50(4):  709-714. 

摘要 ( )   PDF (578KB) ( )  

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提出一种基于环路(Loopback)测试的内建自测试(BIST)方法。为了基于环路结构的内建自测试, 设计了一种可编程CMOS衰减器。具有内建自测试(BIST)电路RF收发器的测试结果表明, 此方法能够正确检测出系统故障, 可以应用于生产测试, 并能减少测试时间和测试成本。

低噪声X射线探测器读出电路

王倩,张雅聪,鲁文高,沈广冲,陈中建,贾若溪

2014, 50(4):  715-718. 

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设计一种32通道X射线探测器读出电路, 将探测到的微弱电信号进行放大并转换成电压信号读出。该电路中每个通道包含一个电荷灵敏放大器、一个相关双采样电路和一个采样保持电路。 为提高成像质量, 对读出电路进行低噪声设计, 其中前级的噪声贡献尤为明显, 因此重点对噪声源进行理论分析并采取相应的降噪措施。仿真得到输出积分噪声为69.7 μV。

用于红外焦平面读出电路的增量/循环混合型模数转换器

樊苗苗,张雅聪,鲁文高,沈广冲,陈中建,孟祥云,刘三林

2014, 50(4):  719-723. 

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为红外焦平面阵列读出电路设计了一个列并行的混合型模数转换器, 转换过程分为两级: 增量型转换器和循环型转换器, 兼顾精度和转换速度的要求。电路在0.35 μm XFAB工艺下设计, 模拟电源为5 V, 数字电源为3.3 V。此转换器可以转换0~3.2 V的电压, 输出数字信号为14 bit, 时钟频率5 MHz时转换周期为27.6 μs。

非制冷热释电红外焦平面阵列读出电路的新型结构

王冠男,鲁文高,周娟娟,张雅聪,陈中建,吉利久

2014, 50(4):  724-728. 

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提出一种带有列共用结构的电容跨阻放大器(CTIA)读出结构, 以实现高线性度、低功耗、低噪声和较大输出范围。该结构可以降低像素结构的复杂性, 提高电路设计的灵活度。电路采用奇偶行交替连续读出的方式。采用0.35μm DPTM工艺, 利用该结构设计一个原型芯片。电源电压为5 V, 每列CTIA结构功耗约为29.3 μW, 线性度为99.98%。该原型芯片可以被扩展为320×240阵列。

偏置电压交变的时分反馈闭环加速度计

黄靖清,赵猛,张婷婷,陈中建,伍峰,洪理琛,刘大河,张雅聪,鲁文高,高成臣,郝一龙

2014, 50(4):  729-733. 

摘要 ( )   PDF (1732KB) ( )  

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提出一种改进结构的时分反馈闭环加速度计, 该结构使用负系数的PID控制器, 只需要一个运算放大器。改进后的结构减小了读出电路的芯片面积, 同时省去一个运算放大器和两个大电阻, 因此能降低系统噪声。读出电路采用0.35 μm高压CMOS工艺, 并包含自检测功能。测试结果显示, 在自检测模式下, 闭环加速度计的线性度为99.72%。在DC到200 Hz内, 输出噪声电压均方根值约为140 μV。

一种集成SAR-ADC的电容式MEMS陀螺仪高精度模拟接口电路

方然,鲁文高,陶婷婷,沈广冲,胡俊嵘,陈中建,张雅聪,于敦山

2014, 50(4):  734-740. 

摘要 ( )   PDF (2165KB) ( )  

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提出一种为MEMS振动陀螺仪设计的驱动和检测接口电路。 第一步采用通用级和TIA得到低噪声C/V转换, 同时集成采样率1.25 MS/s的14位SAR-ADCs, 将驱动和感应模式的信号转换到数字域。采用这种策略, 模拟电路的复杂性被降低, 数字域的信号可以更精确操作。此接口适用于共振频率为3~15 kHz的MEMS 陀螺仪。此电路在0.18μm CMOS工艺流片。实验结果显示, 在3.5 kHz频率下, 输出电容的噪声密度为0.03 aF/√Hz。

采用Sn中介层的覆Al薄膜硅片键合技术研究

朱智源,于民,胡安琪,王少南,缪?,陈兢,金玉丰

2014, 50(4):  741-744. 

摘要 ( )   PDF (4347KB) ( )  

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研究采用Sn作为中间层键合覆盖Al薄膜的硅片。相对于Al-Al直接热压键合, 该系统能提供低温、低压、快速的圆片级键合方案。采用直径为100 mm硅片, 溅射一层500 nm厚度的Al层后, 在N₂气氛下进行450°C, 30分钟退火, 采用Ar等离子体清洗后, 溅射一层500 nm厚度的Sn层。将硅片金属面紧贴在一起放入键合机中键合, 在真空中进行。键合时间为3分钟条件下, 得到平均剪切强度为9.9 MPa, 随着键合时间增加, 剪切强度显著降低。

低噪声放大器通过匹配网络的ESD保护设计

严伟,王雨辰,王振宇,时广轶

2014, 50(4):  745-752. 

摘要 ( )   PDF (1437KB) ( )  

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将GaAs PHEMT工艺设计应用于北斗卫星导航的LNA电路, 工作频率为2.45 GHz, 噪声系数为0.55 dB, 并在输入输出的匹配网络上添加ESD保护。通过使用ADS2011进行仿真, 对比分析有ESD保护的电路与没有ESD保护的电路, 得到以下结论: 虽然考虑ESD保护使电路的性能有一些下降, 如增益从16 dB下降到15 dB, 但噪声系数几乎没有变化; 加入ESD保护后, 可以极大地提高电路整体的性能和鲁棒性, 使电路能够很好地抵抗静电干扰。

一种超高频RFID读写器基带发射机的设计与实现

雍珊珊,王新安,张芳妮,史小龙,刘彬,郭朝阳,吕伟,曹颖,苏吉婷

2014, 50(4):  753-760. 

摘要 ( )   PDF (692KB) ( )  

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设计了一个超高频射频识别读写器的基带发射机, 该读写器基带芯片工作在840~960 MHz频段, 支持ISO 18000-6B&6C 协议。为了增强安全性同时保证与协议的兼容, 采用2-bits类PIE编码和PIE编码方式, 前者相对后者安全性提高了6倍。针对单边带调制中由于两路正交信号幅度不相等而产生的双频带对标签接收信号产生干扰的问题, 在基带发射机中增加了幅度匹配模块, 尽量消除幅度差异。还在基带部分增加了功率放大模块, 使得到达 PA 的输入信号幅度增强, 从而得到更高的输出功率。整个读写器芯片在0.18μm CMOS工艺下, 电路规模为209461个门, 功耗为102.609 mW, 其中发射机部分占面积的22%。与当前的一些设计相比, 该设计并没有带来较大的面积和功耗损失。

可重构算子阵列的结构和建模

雍珊珊,王新安,曹颖,张芳妮,史小龙,谢峥

2014, 50(4):  761-767. 

摘要 ( )   PDF (809KB) ( )  

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提出一种由多种粗粒度、功能可配置的可重构算子组成的新型FPGA结构??可重构算子阵列结构, 能完全替代细粒度的基于查找表的可编程逻辑单元, 降低配置加载时间, 同时电路速度具有可比性。可重构算子分为运算类、控制类、路径类和存储类, 像电路指令集一样可支撑所有电路的实现。互连结构分为全局互连、局部互连和IO互连, 分别承载远距离、邻近和系统外部的数据传输, 互连开关采用通用开关阵列的形式。互连线段分为组线和单线两种, 其中组线的位宽大于1比特, 其行为一致, 从而减小开关数目, 提高传输速度。为了对该阵列结构进行性能分析和结构探索, 还针对该结构进行建模, 通过结构文件快速生成不同的结构, 可作为深入研究的有效手段。

H.264/AVC编码器中运动估计的低代价VLSI实现

王腾,王新安,谢峥,胡子一

2014, 50(4):  768-780. 

摘要 ( )   PDF (4155KB) ( )  

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通过对运动估计算法进行优化, 提出一种应用新型存储结构的流水线实现结构。通过采用合适的搜索策略、高效的率失真优化代价计算和插值部件、创新的存储结构及优化的数据流调度, 实现具有低硬件代价和存储访问的快速运动估计。该设计在SMIC 130 nm工艺下综合, 时钟频率可达到167 MHz, 消耗181.7 K逻辑门和13.8 KB存储, 相比同类设计具有更高的硬件效率。该设计集成在一个H.264/AVC编码器中进行FPGA原型验证和VLSI实现。 SMIC 65 nm工艺下, 整个芯片面积为1.74 mm×1.74 mm, 工作频率为350 MHz, 可以支持实时高清(1080P@60fps)编码。

电荷俘获存储器界面缺陷生长模型及其可靠性模拟

王泰寰,伦志远,矫亦朋,刘晓彦,杜刚

2014, 50(4):  781-785. 

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建立界面缺陷态密度随时间变化的模型。对电荷俘获存储器在不同应力条件下的可靠性进行模拟, 为正常工作情形下, 电荷俘获存储器内界面缺陷的生长机制以及不同应力条件下器件性能的退化提供预测工具。

基于环栅纳米线隧穿场效应晶体管的解析模型

何媛,王骏成,魏康亮,刘晓彦

2014, 50(4):  786-790. 

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对环栅纳米线结构的隧穿场效应晶体管进行建模分析, 给出电流解析模型, 证明隧穿场效应管有良好的亚阈特性。研究发现, 环栅纳米线隧穿场效应管的亚阈值斜率SS的大小与圆柱体硅直径d_nw、环栅氧化层厚度t_ox以及漏电压V_dd的变化规律均成正比, 即圆柱体硅直径d_nw、环栅氧化层厚度t_ox和漏电压V_dd越小, 亚阈区的性能越好。这一模型的研究为场效应晶体管在低功耗电路中的应用打下良好基础。