0.0068mm2自校准电路在锁相环中的应用

北京大学学报（自然科学版）

0.0068mm²自校准电路在锁相环中的应用

郑佳鹏¹,李伟²,杨翼²,马俊程²,程玉华¹,王阳元¹

1. 北京大学信息科学技术学院微电子学研究院, 北京100871; 2. 中芯国际, 上海 201203;

收稿日期:2009-12-08 出版日期:2011-01-20 发布日期:2011-01-20

A 0.0068mm² Self-calibration Circuit for Phase Locked Loop

ZHENG Jiapeng¹, LI Wei², YANG Yi², MA Juncheng², CHENG Yuhua¹, WANG Yangyuan¹

1. Instisute of Microelectronics, School of Electronics Engineering and Computer Science, Peking University, Beijing 100871; 2. Semiconductor Manufacturing International Corporation SMIC, Shanghai 201203;

Received:2009-12-08 Online:2011-01-20 Published:2011-01-20

摘要/Abstract

摘要： 提出了一种可供 CMOS锁相环使用的自由调整的自校准技术。与传统的自校准技术相比, 新的自校准方案不需要使用参考电压源, 而且自校准过程内嵌在锁相环的锁定过程中,所以新的自校准方案减少了芯片的面积:与自校准有关电路的面积只有0.0068mm²。所设计的PLL采用0.13 μm CMOS 工艺, 工作频率范围在 25 ～700MHz 之间。测试表明, 当压控振荡器工作在 700 MHz 的时候, 其 8 倍降频之后的87. 5 MHz 输出信号的相位噪音在1 MHz 频率偏移处为-131 dBc/ Hz。

关键词: 锁相环, 自校准, 振荡环

Abstract: A phase locked loop (PLL) using a free-running self-calibration technique is reported. The proposed self-calibration operation is performed during the process of the normal PLL lock period without requiring a voltage-reference block. The new scheme benefits reducing chip area. The area interrelated to calibration circuits is only 0. 0068mm². The PLL is designed and implemented using SMIC 0.13 μm complementary metal oxide semiconductor (CMOS) process and the measured PLL lock-in frequency range is 25-700 MHz. The phase noise of the output clock at 87. 5 MHz is - 131 dBc/Hz at 1 MHz offset, while the voltage-controlled-oscillator (VCO) is at 700 MHz.

Key words: PLL, self-calibrations, ring oscillator

中图分类号:

TN41/495

郑佳鹏,李伟,杨翼,马俊程,程玉华,王阳元. 0.0068mm²自校准电路在锁相环中的应用[J]. 北京大学学报（自然科学版）.

ZHENG Jiapeng,LI Wei,YANG Yi,MA Juncheng,CHENG Yuhua,WANG Yangyuan. A 0.0068mm² Self-calibration Circuit for Phase Locked Loop[J]. Acta Scientiarum Naturalium Universitatis Pekinensis.

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0.0068mm²自校准电路在锁相环中的应用

A 0.0068mm² Self-calibration Circuit for Phase Locked Loop

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