摘要: 介绍了一种对加法器CCS进位链的改进电路,并与没有进行改进的传统的CCS进位链电路进行比较。对这两种电路结构在同样的条件下用SPICE模拟。从实验结果中可以看到,4-bit的加法器单元的进位传输延迟时间缩短了34.39%,并且第4位和的传输延迟时间缩短了33.95%。
中图分类号:
吴珂,甘学温,赵宝瑛. 对加法器CCS进位链的改进[J]. 北京大学学报(自然科学版).
WU Ke,GAN Xuewen,ZHAO Baoying. An Improvement on Carry Chain of Conditional Carry Selection[J]. Acta Scientiarum Naturalium Universitatis Pekinensis.